������������������������������������������������������������������������������

 

An�lisis experimental de la inestabilidad del voltaje de umbral mediante la caracterizaci�n el�ctrica uf-otf en mosfets de potencia fabricados en nitruro de galio�

 

Experimental Analysis of Threshold Voltage Instability by uf-otf Electrical Characterization in Gallium Nitride Power Mosfets

 

An�lise Experimental de Instabilidade de Tens�o Limiar por Caracteriza��o El�trica uf-otf em Mosfets de Pot�ncia de Nitreto de G�lio

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

�

 

Correspondencia: esteban.guevara@espoch.edu.ec

 

 

 

 

Ciencias T�cnicas y Aplicadas ���������

Art�culo de Revisi�n �

��

 

* Recibido: 27 de marzo de 2022 *Aceptado: 17 de abril de 2022 * Publicado: 13 de mayo de 2022

 

1. Facultad de Mec�nica, Escuela Superior Polit�cnica de Chimborazo (ESPOCH), Riobamba, Ecuador.
2. Department of Electronics Engineering, University of Seville, 41092 Seville, Spain
3. Facultad de Inform�tica y Electr�nica, Escuela Superior Polit�cnica de Chimborazo (ESPOCH), Riobamba, Ecuador.
4. Facultad de Inform�tica y Electr�nica, Escuela Superior Polit�cnica de Chimborazo (ESPOCH), Riobamba, Ecuador.

 

Resumen

En el presente art�culo se analiza el procedimiento experimental para la degradaci�n temporal de los par�metros el�ctricos PBTI y NBTI en un grupo de� dispositivos GaN MOSFETs de canal n, los resultados se obtuvieron aplicando el m�todo de caracterizaci�n ultra r�pido UF-OTF el mismo que permite evaluar la evoluci�n temporal de la corriente de drenador y el voltaje de umbral cuando el dispositivo se encuentra en un sistema de caracterizaci�n de semiconductores, el mismo que permite estabilizarlo a un r�gimen de temperatura constante mientras var�a el voltaje de compuerta, los resultados obtenidos muestran cierto grado de inestabilidad referente al voltaje de umbral V_T, Las mediciones UF-OTF muestran que el cambio en el voltaje de umbral ∆V_T son atribuidos a la captura/emisi�n de cargas el�ctricas en el diel�ctrico e interfaz GaN/AlGaN, adem�s la variaci�n del voltaje umbral ∆V_T decrece con el incremento de la temperatura para el mismo nivel de estr�s sugerido en los experimentos, sugiriendo que la recuperaci�n de ∆V_T se restablece con la variaci�n de la temperatura.

Palabras clave: GaN MOSFETs; BTI; UF-OTF

 

Abstract

In this article, the experimental procedure for the temporary degradation of the PBTI and NBTI electrical parameters in a group of n-channel GaN MOSFETs devices is analyzed. The results were obtained by applying the ultra-fast UF-OTF characterization method, which allows evaluating the temporal evolution of the drain current and the threshold voltage when the device is in a semiconductor characterization system, the same one that allows it to be stabilized at a constant temperature regime while the gate voltage varies, the results obtained show a certain degree of instability referring to the threshold voltage V_T, The UF-OTF measurements show that the change in the threshold voltage ∆V_T are attributed to the capture/emission of electrical charges in the dielectric and GaN/AlGaN interface, in addition to the variation of the threshold voltage ∆V_T decreases with increasing temperature for the same stress level suggested in the experiments, its turning that the recovery of ∆V_T is restored with the variation of the temperature.

Keywords: GaN MOSFETs; BTI; UF-OTF.

 

 

 

Retomar

Neste artigo � analisado o procedimento experimental para a degrada��o tempor�ria dos par�metros el�tricos PBTI e NBTI em um grupo de dispositivos GaN MOSFETs de canal n. Os resultados foram obtidos aplicando o m�todo de caracteriza��o ultra-r�pido UF-OTF, que permite avaliar a evolu��o temporal da corrente de dreno e da tens�o limite quando o dispositivo est� em um sistema de caracteriza��o de semicondutores, o mesmo que permite que ele seja estabilizado em um regime de temperatura constante enquanto a tens�o da porta varia, os resultados obtidos mostram um certo grau de instabilidade referindo-se � tens�o limite V_T, as medi��es UF-OTF mostram que a mudan�a na tens�o limite ∆V_T � atribu�da � captura/emiss�o de cargas el�tricas na interface diel�trica e GaN/AlGaN, al�m da varia��o da tens�o limite ∆V_T diminui com o aumento da temperatura para o mesmo n�vel de tens�o sugerido nos experimentos, sua girando que a recupera��o de ∆V_T � restabelecida com a varia��o da temperatura.

Palavras-chave: GaN MOSFETs; BTI; UF-OTF

 

Introducci�n

En la actualidad el continuo incremento del consumo de energ�a en el mundo se considera uno de los problemas m�s cr�ticos de nuestra sociedad, particularmente el consumo de energ�a global se estima un incremento alrededor del 40%, en este contexto la potencia el�ctrica es una tecnolog�a clave que permite enlazar las fuentes de generaci�n el�ctrica con el usuario final, mediante el control efectivo y manejo adecuado de la potencia el�ctrica.

Durante muchas d�cadas el silicio ha dominado la industria de los dispositivos electr�nicos, alrededor del 87% de los dispositivos electr�nicos de potencia en el mercado se basan en la tecnolog�a de Silicio. Uno de los principales problemas en los actuales dispositivos de potencia basados en Silicio es que una gran cantidad de la energ�a el�ctrica generada es consumida por el dispositivo semiconductor durante las transformaciones energ�ticas de los sistemas electr�nicos de potencia (fuentes de alimentaci�n para computadores, drivers para motores industriales, conversores AC/DC, DC/DC, inversores para energ�as renovables) [1]. Por lo tanto, mejorar la eficiencia energ�tica de los dispositivos de potencia es fundamental para reducir el consumo energ�tico global [2-4-19].

 

De esta manera la pr�xima generaci�n de dispositivos electr�nicos de potencia deben operar a elevados niveles de potencia, frecuencias y temperaturas y por lo tanto mejorar la eficiencia energ�tica respecto a los dispositivos fabricados en Silicio, por ende, surge la necesidad de introducir al mercado nuevas tecnolog�as de dispositivos semiconductores que superen los l�mites f�sicos del silicio [4].

Actualmente los dispositivos fabricados en Nitruro de Galio (GaN) presentan diferentes ventajas potenciales respecto al Silicio (Si), entre las principales a destacar se incluyen la operaci�n con altos voltajes, estabilidad con altos niveles de temperatura, operaci�n con elevados campos el�ctricos cr�ticos y conmutaci�n a frecuencias elevadas [5]. Respecto a las caracter�sticas presentadas ha permitido que se utilicen en la implementaci�n de los distintos sistemas de conversi�n de energ�a (conversores DC/DC, inversores) utilizados en la electr�nica de potencia, principalmente orientados a la industria el�ctrica automotriz y energ�as renovables [6-7].

Sin embargo al considerarse una tecnolog�a nueva, los dispositivos fabricados con semiconductores WBG, presentan varios factores de inestabilidad referente a sus par�metros el�ctricos caracter�sticos (voltaje de umbral y corriente de drenador). Para determinar el nivel de inestabilidad se realizan pruebas BTI, desde un punto de vista pr�ctico [8], es de suma importancia estimar la degradaci�n BTI para conocer el tiempo de la vida �til esperada de los dispositivos (y, por lo tanto, de los circuitos y productos). La evaluaci�n de la degradaci�n param�trica del MOSFET inducida por BTI generalmente procede estresando el dispositivo en una condici�n de envejecimiento acelerado bajo condiciones de voltaje de compuerta (dentro de sus valores nominales) y variaciones de temperatura [9-10-11].

Detalles experimentales

Se eval�an las par�metros el�ctricos mediante pruebas que permite determinar el grado de inestabilidad cuando se var�a la temperatura bajo condiciones de voltaje de compuerta ��en tres familias de transistores fabricados en Arseniuro de Galio comercialmente disponibles, las caracter�sticas el�ctricas de los dispositivos se muestran en la tabla I, la evaluaci�n se determin� estresando el dispositivo a una variaci�n de voltaje de compuerta� �comprendido en sus valores nominales de funcionamiento de esta manera �lo que permite determinar la variaci�n de los par�metros el�ctricos caracter�sticos (corriente de drenador �y voltaje de umbral ) en intervalos logar�tmicos de tiempo� (tiempo de estr�s ) [12].

 

Tabla I Principales Caracter�sticas el�ctricas de los dispositivos evaluados

La variaci�n correspondiente al voltaje de umbral� �se extrae a partir de la variaci�n de la corriente de drenador� �, la misma que ha sido medida en la estaci�n de prueba, cuando el dispositivo se encuentra bajo condiciones de estr�s (voltaje y temperatura). La condici�n de estr�s debe permitir que el dispositivo opere bajo condiciones de lineales de r�gimen, por ende, la corriente de drenador debe ser lineal al momento de las mediciones �, este factor de linealidad se obtiene mediante la polarizaci�n de un reducido voltaje de drenador ��en el orden de los milivoltios, lo que permite mantener constante el campo el�ctrico del �xido �en el canal del transistor durante la etapa de estr�s [13].

M�todo de caracterizaci�n el�ctrica

En la Figura 1 se muestra el esquema de las mediciones OTF, la degradaci�n BTI se induce mediante la variaci�n de �bajo condiciones de estr�s� , el m�todo establece que sin la reducci�n del voltaje de compuerta esta t�cnica no sufre de los problemas de recuperaci�n, el primer punto de datos �es medido inmediatamente despu�s de la aplicaci�n del voltaje de estr�s, por lo tanto se asume que el dispositivo no ha sido estresado y se considera despreciable [14-15],� la variaci�n de la corriente de drenador �se obtiene de la ecuaci�n 1.

�����������������������������������������Ec. 1

 

 

Figura 1. Esquema y procedimiento de mediciones OTF.

 

 

El m�todo aplicado depende del retraso del tiempo � cero retrasado) entre la aplicaci�n de� �y las mediciones , la corriente de drenador inicial lineal , es la primera medici�n se toma al tiempo �mediante los par�metros de caracterizaci�n UF-OTF, finalmente estas medicines permiten evaluar �y la movilidad efectiva de portadores en el canal �[16].

La evaluaci�n y las mediciones BTI se realizaron mediante el Sistema de Caracterizaci�n de dispositivos semiconductores Keithley 4200 SCS del Laboratorio de microelectr�nica de la Universidad de Sevilla (Espa�a), mediante la utilizaci�n de tarjetas SMU (source unit measure), las cuales se configuran mediante la interfaz gr�fica Keithley Interactive Test las mismas que permite monitorear constante los par�metros de voltaje de compuerta y temperatura.

Para evaluar los factores de inestabilidad en la familia de transistores de potencia, particularmente en la interfaz GaN/AlGaN y sustrato, se realizaron diferentes barridos de �, que permiti� evaluar la curva caracter�stica �mediante la aplicaci�n de m�todo de caracterizaci�n OTF [17-18], los intervalos de la tensi�n de estr�s de compuerta aplicada a la compuerta al MOSFET que se configuran en intervalos de 100 mV, se detallan en la Tabla II.

 

 

 

 

Tabla II PAR�METROS DE PRUEBAS

 

 

Resultados y discusi�n

La curva del fen�meno de hist�resis �observada se muestra en la Fig. 2. muestra un significativo comportamiento de hist�resis, en el orden de cientos de milivoltios, a pesar de los bajos voltajes de puerta aplicados. El comportamiento de la variaci�n observada se atribuye a la captura y emisi�n de de electrones de la capa GanN e interfaz GaN/AlGaN, debido a las trampas preexistentes de la interfaz, sustrato (semiconductor) y viceversa. Como se destaca en la figura 2, el cambio la amplitud aumenta al elevar al m�ximo voltaje de compuerta aplicado, ya que permite llenar las trampas en niveles de energ�a elevados. Adem�s, la Fig. 2 muestra que todas las curvas �se superponen en la parte inicial ascendente, confirmando as� que el punto de partida es de -5V el mismo permite reiniciar las caracter�sticas de los dispositivos, el comportamiento es universal para las tres familias de dispositivos.

 

Figura 2. Curva caracteristica ID-VGS de hist�risis.

La Figura 3 muestra la evoluci�n temporal t�pica de la � inducida por tensi�n para diferentes tensiones de compuerta y variaci�n de temperatura, se atribuye la variaci�n � debido a la captura de electrones de la capa del GaN en Trampas de interfaz y de borde. Para evaluar la tasa de atrapamiento de electrones, evaluamos la par�metro de tasa de captura, definido en la Ec. 2.

 

�	������������������ Ec. 2

 

La variaci�n de voltaje de umbral �aumenta con la tensi�n de compuerta, mientras que presenta una disminuci�n an�mala con la temperatura, aunque el atrapamiento de electrones durante la fase de estr�s es activado t�rmicamente, la carga atrapada es mayor mediante la activaci�n t�rmica, por lo que la variaci�n �despu�s de la reducci�n de temperatura es m�s baja, c�mo se muestra en la figura 4, cabe se�alar un comportamiento universal para las tres familias de dispositivos.

 

Figura 3. Variaci�n �mendiante la variaci�n del votaje de compuerta a una temperatura fija.

 

 

Figura 4. Variaci�n �mendiante la variaci�n de la temperatura y voltaje de compuerta fijo.

En la Figura 5, el par�metro de tasa de captura de electrones disminuye considerablemente al incrementar el voltaje de estr�s tensi�n y reduciendo la temperatura. Se muestra el par�metro de tasa de captura b como una funci�n del cambio de voltaje de umbral, que es una medida de cargas atrapadas, para las diferentes condiciones de experimentos, observamos un comportamiento universal decreciente de la tasa de captura b en funci�n del n�mero de trampas llenas independiente de las condiciones de estr�s. Debido a que la probabilidad de trampas de carga est� asociado con el n�mero de trampas vac�as disponibles.

 

Figura 5. Taza de atrapamiento en funci�n del cambio del voltaje de umbral

 

 

Conclusiones

Este art�culo analiza la variaci�n del voltaje de umbral en tres familias de MOSFETs comercialmente disponibles de potencia fabricados en Nitruro de Galio, inducido por la polarizaci�n de compuerta positiva y negativa. Observamos el fen�meno hist�resis en la curva �en el orden de unos pocos cientos de milivoltios, incluso a bajo voltajes de compuerta puerta aplicados. Este fen�meno es principalmente atribuido a la captura de electrones en las trampas de interfaz GaN/AlGaN. Antes de realizar el estr�s PBTI, en una evaluaci�n inicial se implement� la fase de estabilizaci�n, con el fin de permitir un estado de referencia reproducible para los experimento subsequentes. EL factor de caracterizaci�n el�ctrica PBTI causa un � significativo, que se atribuye al atrapamiento de electrones de la capa del semiconducotr GaN en las trampas de la interfaz GaN/AlGaN. �El �observado se incrementa con el voltaje de tensi�n de compuerta , mientras que muestra una disminuci�n an�mala con la temperatura, debido a que la eliminaci�n de carga es activada t�rmicamente con mayor frecuencia respecto al atrapamiento de carga, por lo que el �medido es menor a mayor temperatura. La tasa de captura de PBTI disminuye en funci�n de la carga atrapada, independientemente de las condiciones de estr�s. En las condiciones de estr�s investigadas, el PBTI el ��inducido es totalmente recuperable de acuerdo al m�todo de caracterizaci�n el�ctrica empleado, el comportamiento es universal para las tres familias de dispositivos independientemente del fabricante.��

 

Referencias�

[1] D. Jin and J. A. del Alamo, �Methodology for the study of dynamic ON-resistance in high-voltage GaN field-effect transistors,� IEEE

Trans. Electron Devices, vol. 60, no. 10, pp. 3190�3196, Oct. 2013, doi: 10.1109/TED.2013.2274477.

[2] A. Tarakji et al., �Mechanism of radio-frequency current collapse in GaN�AlGaN field-effect transistors,� Appl. Phys. Lett., vol. 78, no. 15, pp. 2169�2171, Apr. 2001, doi: 10.1063/1.1363694.

[3] T. Mizutani, Y. Ohno, M. Akita, S. Kishimoto, and K. Maezawa, �A study on current collapse in AlGaN/GaN HEMTs induced by bias

stress,� IEEE Trans. Electron Devices, vol. 50, no. 10, pp. 2015�2020, Oct. 2003, doi: 10.1109/TED.2003.816549.

[4] R. Chu et al., �1200-V normally off GaN-on-Si field-effect transistors with low dynamic ON-resistance,� IEEE Electron Device Lett., vol. 32,

no. 5, pp. 632�634, May 2011, doi: 10.1109/LED.2011.2118190.

[5] M. Meneghini et al., �Role of buffer doping and pre-existing trap states in the current collapse and degradation of AlGaN/GaN HEMTs,� in Proc. IEEE IRPS, Jun. 2014, pp. 6C.6.1�6C.6.7, doi: 10.1109/IRPS.2014.6861113.

[6] M. Wang et al., �Investigation of surface- and buffer-induced current collapse in GaN high-electron mobility transistors using a soft switched pulsed I�V measurement,� IEEE Electron Device Lett., vol. 35, no. 11, pp. 1094�1096, Nov. 2014, doi: 10.1109/LED.2014.2356720.

[7] M. J. Uren, J. M�reke, and M. Kuball, �Buffer design to minimize current collapse in GaN/AlGaN HFETs,� IEEE Trans. Electron Devices, vol. 59, no. 12, pp. 3327�3333, Dec. 2012, doi: 10.1109/TED.2012.2216535.

[8] P. Fiorenza, G. Greco, F. Iucolano, A. Patti, and F. Roccaforte, �Slow and fast traps in metal-oxide-semiconductor capacitors fabricated on recessed AlGaN/GaN heterostructures,� Appl. Phys. Lett., vol. 106, no. 14, pp. 142903-1�142903-4, Apr. 2015, doi: 10.1063/1.4917250.

[9] A. Guo and J. A. del Alamo, �Positive-bias temperature instability (PBTI) of GaN MOSFETs,� in Proc. IEEE IRPS, Apr. 2015, pp. 6C.5.1�6C.5.7, doi: 10.1109/IRPS.2015.7112770.

[10] P. Lagger, C. Ostermaier, G. Pobegen, and D. Pogany, �Towards understanding the origin of threshold voltage instability of AlGaN/GaN MIS-HEMTs,� in Proc. IEEE IEDM, Dec. 2012, pp. 13.1.1�13.1.4, doi: 10.1109/IEDM.2012.6479033.

[11] Fei, C., Bai, S., Wang, Q., Huang, R., He, Z., Liu, H., Liu, Q.: Influences of pre-oxidation nitrogen implantation and post-oxidation annealing on channel mobility of 4H-SiC MOSFETs. J. Cryst. Growth. 531, 125338 (2020).

[12] Yamasue, K., Cho, Y.: Spatial scale dependent impact of non-uniform interface defect distribution on field effect mobility in SiC MOSFETs. Microelectron. Reliab. 114, 113829 (2020).

[13] Mahapatra, S., Goel, N., Chaudhary, A., Joshi, K., Mukhopadhyay, S.: Characterization methods for BTI degradation and associated gate insulator defects. (2016).

[14] Roccaforte, F., Giannazzo, F., Iucolano, F., Eriksson, J., Weng, M.H., Raineri, V.: Surface and interface issues in wide band gap semiconductor electronics. Appl. Surf. Sci. 256, 5727�5735 (2010).

[15] Baker, N., Iannuzzo, F.: Smart SiC MOSFET accelerated lifetime testing. Microelectron. Reliab. 88�90, 43�47 (2018).

[16] Roccaforte, F., Fiorenza, P., Greco, G., Lo Nigro, R., Giannazzo, F., Iucolano, F., Saggio, M.: Emerging trends in wide band gap semiconductors (SiC and GaN) technology for power devices. Microelectron. Eng. 187�188, 66�77 (2018).

[17] Nguyen, D.D., Kouhestani, C., Kambour, K.E., Hjalmarson, H.P., Devine, R.A.B.: Extraction of recoverable and permanent trapped charge resulting from negative bias temperature instability. Phys. Status Solidi Curr. Top. Solid State Phys. 10, 259�262 (2013).

[18] Busatto, G., Di Pasquale, A., Marciano, D., Palazzo, S., Sanseverino, A., Velardi, F.: Physical mechanisms for gate damage induced by heavy ions in SiC power MOSFET. Microelectron. Reliab. 114, 113903 (2020).

[19] Rocha-J�come, C., Carvajal, R., Chavero, F., Guevara-Cabezas, E. and Hidalgo Fort, E., 2022. Industry 4.0: A Proposal of Paradigm Organization Schemes from a Systematic Literature Review.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

� 2022 por los autores. Este art�culo es de acceso abierto y distribuido seg�n los t�rminos y condiciones de la licencia Creative Commons Atribuci�n-NoComercial-CompartirIgual 4.0 Internacional (CC BY-NC-SA 4.0)

(https://creativecommons.org/licenses/by-nc-sa/4.0/).